N2P và A16: Tiến trình 2 và 1.6nm của TSMC, thương mại hóa năm 2026

Cụ thể hơn, N3X và N2 sẽ bắt đầu sản xuất thương mại hóa kể từ nửa sau năm 2025 tới. Như đã đề cập, N3X là tiến trình hoàn thiện phục vụ gia công những chip xử lý máy chủ, điện áp đầu vào tối đa 1.2V. Theo nghiên cứu của AnandTech, những chip xử lý sản xuất trên tiến trình N3X có thể giảm tiêu thụ điện năng khoảng 7% khi giảm điện áp Vđ từ 1.0 xuống 0.9 volt, tăng hiệu năng khoảng 5%, mật độ transistor tăng khoảng 10%.

Còn trong khi đó, N2 sẽ là lần đầu tiên TSMC ứng dụng kiến trúc transistor Gate-all-around nanosheet (GAA), giống như kiến trúc transistor mà Samsung Foundry đang ứng dụng với tiến trình 3nm của họ hiện tại. Khả năng xếp chồng những tấm nanosheet transistor siêu mỏng có thể tạo ra lợi thế về tiêu thụ điện năng và hiệu năng xử lý cho những chip trang bị trong máy tính hiệu năng cao. Công nghệ gia công đặt dàn cấp điện xuống mặt dưới chip xử lý cũng sẽ giúp hiệu năng được cải thiện đáng kể.



Bên cạnh công nghệ Backside Power Rail, sẽ có một công nghệ mới tên là NanoFlex, công nghệ thiết kế với những cell transistor kích thước khác nhau, cung cấp cho các nhà thiết kế chip xử lý những lựa chọn trong quá trình phác thảo những kiến trúc chip mới. Chẳng hạn như những cell nhỏ mô tả những khu vực nhỏ, tiêu thụ điện năng tiết kiệm hơn. Những cell lớn sẽ tối ưu hiệu năng xử lý logic. Khách hàng chọn TSMC gia công sản phẩm của họ sẽ được tùy chọn kết hợp cả những cell nhỏ và cell lớn trong cùng một cụm transistor trên chip xử lý.

Đến năm 2026, N2P, phiên bản hoàn thiện của tiến trình 2nm, và tiến trình mới toanh mang tên A16, tức là 1.6nm TSMC sẽ được giới thiệu.

N2P, nếu so với N2, sẽ có cải thiện hiệu năng từ 5 đến 10% ở cùng điện năng tiêu thụ, hoặc 5 đến 10% giảm thiểu điện năng tiêu thụ nếu ở cùng mức hiệu năng xử lý. Tuy nhiên, N2P sẽ không ứng dụng kỹ thuật đang được nói nhiều trong cộng đồng bán dẫn thời gian qua, là Backside Power Delivery, thay vào đó vẫn sẽ ứng dụng thiết kế đường dẫn điện vào transistor ở tầng trên cùng của die chip bán dẫn.



Còn trong khi đó, tiến trình 1.6nm, A16 TSMC thì đã được họ công bố vào tháng 4 vửa rồi. A16 sẽ kết hợp cả kiến trúc Super Power Rail với kiến trúc transistor nanosheet GAA, vừa cải thiện mật độ transistor xử lý logic, vừa cải thiện hiệu năng, bằng cách đưa mạng lưới truyền dẫn dữ liệu vào transistor lên mặt trên die bán dẫn. Theo TSMC, A16 sẽ là lựa chọn lý tưởng để gia công những chip xử lý phục vụ máy tính hiệu năng cao, từ máy chủ đến chip xử lý data center, đòi hỏi mạng lưới tín hiệu và cấp điện phức tạp.

So sánh với tiến trình N2P, A16 sẽ có cải thiện hiệu năng từ 8 đến 10% ở cùng điện áp đầu vào, nếu xung nhịp giữ nguyên thì tiêu thụ điện sẽ giảm từ 15 đến 20%, và những chip xử lý máy chủ sẽ có mật độ transistor tăng 110%.

CEO TSMC vừa tới thăm ASML, đặt mua máy EUV khẩu lớn?

Cách đây chưa lâu, TSMC luôn khẳng định rằng những hệ thống quang khắc EUV khẩu độ 0.33 vẫn sẽ phục vụ tốt nhu cầu gia công những tiến trình bán dẫn mới nhất của họ, thay vì những cỗ máy EUV khẩu độ 0.55, hay còn gọi là High NA EUV, những cỗ máy Intel đang đặt mua của ASML. Theo TSMC, chi phí đầu tư máy quang khắc High NA EUV phải tới tận năm 2026 mới trở nên hợp lý về mặt kinh tế.

Nhưng có vẻ như phía TSMC đang suy nghĩ lại về quan điểm của họ đối với những hệ thống High NA EUV trị giá cả trăm triệu USD cho mỗi cỗ máy kích thước bằng chiếc xe bus chở khách. Bằng chứng là gần đây đã có thông tin nói rằng, CEO TSMC, tiến sĩ C.C. Wei đã bí mật tới thăm đại bản doanh của ASML tại Hà Lan.

Intel chia sẻ kế hoạch giành lại vị thế ngành bán dẫn, sang năm sẽ dùng tới máy EUV tối tân

Hiện tại Intel vẫn đang làm việc hết công suất để tạo dựng cơ sở hạ tầng đủ về mặt quy mô và công nghệ, cùng lúc nghiên cứu hoàn thiện những tiến trình gia công bán dẫn mới nhất để giành lại vị thế của họ trong ngành bán dẫn toàn cầu, sản xuất ra...

tinhte.vn

Đối với Intel, sau khi để rơi ngôi vương ngành gia công bán dẫn vào tay TSMC trong vòng gần một thập kỷ qua, đã khẳng định chắc chắn rằng, những cỗ máy High NA EUV sẽ là thứ tối quan trọng trong nỗ lực giành lại vị thế dẫn đầu ngành bán dẫn của họ. Với những cỗ máy có khả năng gia công chip bán dẫn ở tiến trình lên tới 1nm này, Intel sẽ có lợi thế cạnh tranh vượt bậc. Và với những cỗ máy này, Intel dự kiến sẽ thử nghiệm gia công chip tiến trình 18A (1.8nm), trước khi ứng dụng thương mại hóa để gia công những chip xử lý tiến trình 14A, 1.4nm.

Ở thái cực ngược lại, TSMC khẳng định những cỗ máy quang khắc EUV khẩu độ 0.33 vẫn sẽ có giá trị phục vụ tốt những tiến trình bán dẫn mới nhất của họ khi tiến tới năm 2026, theo roadmap kể trên là N2P và thậm chí có thể là cả A16 nữa.

Nhưng việc tiến sĩ C.C. Wei đích thân tới thăm đại bản doanh của ASML tại Hà Lan đang đặt ra những câu hỏi, liệu rằng TSMC có lẽ đã nhận ra những máy quang khắc EUV khẩu độ 0.33 sẽ khiến họ gặp khó khăn trong việc tối ưu tiến trình gia công bán dẫn mới vào năm 2026 và 2027? Không chỉ dừng ở đó, CEO của TSMC còn bỏ cả sự kiện rất quan trọng của tập đoàn, là hội thảo TSMC Technology Symposium 2024 đang được tổ chức, để tới thăm cả ASML vào ngày 26/5 vừa qua, và sau đó là đơn vị cung cấp giải pháp laser Trumpf ở Ditzingen, Đức.

Theo kế hoạch của TSMC, họ sẽ chỉ ứng dụng máy quang khắc EUV khẩu độ lớn 0.55 cho tiến trình sau A16, tức là những chip 1.6nm. Hoàn toàn có thể đặt ra dự đoán rằng chuyến đi này của tiến sĩ Wei chính là bước đầu tiên để TSMC đặt hàng những dàn máy High NA EUV, nhận hàng sau này. Đơn hàng của ASML cũng phải vài năm mới có thể hoàn thiện và giao cho các đối tác, nên có lẽ thời điểm này là lúc hợp lý để TSMC nghiên cứu việc ứng dụng công nghệ mới cho những tiến trình bán dẫn thương mại hóa trong khoảng 2028 đến 2030.

Tổng hợp