TSMC: Mười năm nữa, chip xử lý sẽ có 1 nghìn tỷ transistor, và đây là những cách tạo ra chúng

Kỷ nguyên ứng dụng AI tiêu dùng và doanh nghiệp không phải lý do duy nhất, nhưng chắc chắn là một trong những yếu tố thúc đẩy những nghiên cứu giúp tăng hiệu năng xử lý điện toán. Nhờ đó, từ nay đến cuối thập niên 2020, một die chip bán dẫn có thể sẽ trang bị tới 1 nghìn tỷ transistor.

Khi những chuyên gia trong ngành bán dẫn thảo luận về tương lai ngành chip xử lý, thứ hay được đưa ra bàn luận nhất là số transistor trong những chip GPU, vì số liệu này là giá trị đánh giá hiệu năng xử lý và hiệu quả tiêu thụ điện của chip bán dẫn. Những đơn vị gia công như TSMC cũng đã bày tỏ sự lạc quan về công nghệ bán dẫn, nhưng đưa ra mục tiêu trong vòng 10 năm tới, số transistor trên bề mặt die chip bán dẫn sẽ chạm tới ngưỡng 1 nghìn tỷ. TSMC coi việc tăng mật độ bán dẫn trên die chip xử lý là yếu tố tiên quyết để đón đầu tương lai của ngành điện toán và công nghệ.



Tạp chí IEEE Spectrum thì vừa đưa ra một bài viết tổng hợp chi tiết cách con người có thể chạm được tới mục tiêu tăng mật độ transistor trên die silicon lên con số một nghìn tỷ. Hai tác giả bài viết chính là chủ tịch TSMC, tiến sĩ Mark Liu, và giáo sư đại học Stanford, kiêm kỹ sư trưởng TSMC, H.-S. Philip Wong.

Theo những chuyên gia thực hiện báo cáo này, phát minh mang tên công nghệ 3D SoIC (System on Integrated Chip) sẽ đóng một vai trò quan trọng trong việc sản xuất transistor. Kết hợp 3D SoIC với sức mạnh của những công cụ gia công bán dẫn công nghệ mới, những cỗ máy quang khắc EUV với lăng kính tiêu cự thấp chẳng hạn, một chip xử lý sẽ được tạo ra từ nhiều die silicon kết hợp lại với nhau trên một bề mặt interposer lớn hơn.

Hiện giờ con số tối đa là 208 tỷ transistor, trang bị trên con chip B200 kiến trúc Blackwell vừa được Nvidia giới thiệu tại sự kiện GTC 2024 vừa rồi. Trong vòng 10 năm nữa, các chuyên gia trong ngành bán dẫn kỳ vọng con số này sẽ tăng gấp 5 lần.

Từ Deep Blue đến data center vận hành AI

Năm 1997, IBM Deep Blue, siêu máy tính chơi cờ vua đã đánh bại đại kiện tướng Garry Kasparov. Khi ấy, trận đấu giữa con người và máy móc là một ví dụ tiêu biểu chứng minh cho sức mạnh của công nghệ siêu máy tính, và cũng là khoảnh khắc lần đầu tiên được chứng kiến tiềm năng của máy móc, một ngày nào đó chúng sẽ có thể sánh ngang hoặc vượt qua trí thông minh của con người.



Mười năm kế tiếp kể từ trận đấu giữa Deep Blue và Kasparov, AI bắt đầu được ứng dụng cho những giải pháp thương mại như nhận diện gương mặt, dịch thuật ngôn ngữ, khuyến nghị nội dung trên các dịch vụ trực tuyến, hay ứng dụng trong thương mại điện tử.

Rồi tua tiếp chừng khoảng 15 năm, tức là thời điểm hiện tại, trí thông minh nhân tạo đã có sự phát triển đến ngưỡng những thuật toán AI có thể “tổng hợp kiến thức”. AI tạo nội dung như ChatGPT hay Stable Diffusion có thể sáng tác cả thơ, tạo ra những hình ảnh mỹ thuật, chẩn đoán bệnh tật, tóm tắt thông tin, hay thậm chí còn viết được cả code lập trình dựa trên những gì mô hình AI đã được huấn luyện trước đó.

Tất cả những thành tựu đó có thể quy cho ba điều kiện, ba yếu tố quan trọng:

• Những cải tiến và sáng tạo trong kỹ thuật viết thuật toán machine learning
• Lượng dữ liệu khổng lồ do con người tạo ra để neural network ứng dụng học kiến thức
• Những cải tiến trong công nghệ bán dẫn, tạo ra những con chip xử lý hiệu năng cực cao

Gần ba thập kỷ trước, con chip xử lý bên trong IBM Deep Blue được tạo ra từ sự kết hợp giữa hai tiến trình 0.6 và 0.35 micrometer:



Hệ thống deep neural network giành chiến thắng cuộc thi ImageNet nhận diện hình ảnh được vận hành trên những GPU GeForce GTX 580 của Nvidia, sản xuất trên tiến trình 40 nanometre:



Chip xử lý vận hành AlphaGo đánh bại kỳ thủ Lee Sedol năm 2016 ứng dụng tiến trình 28nm:

Còn phiên bản thử nghiệm của ChatGPT lúc phát triển thì vận hành trên hệ thống máy tính với những con chip 5nm. ChatGPT hiện tại vận hành nhờ những data center khổng lồ, trang bị những GPU Nvidia đời mới, tiến trình 4nm:



Hiệu năng của AI phụ thuộc vào rất nhiều yếu tố kết hợp lại với nhau: Hệ thống phần mềm, thuật toán, kiến trúc tập lệnh, thiết kế chip bán dẫn, rồi cả công nghệ hệ thống… Nhưng có lẽ sẽ là hợp lý khi khẳng định rằng, nền tảng cơ bản và mấu chốt luôn là những cải tiến trong kiến trúc bán dẫn. Không có những thế hệ chip xử lý mới, khỏe hơn, mật độ transistor cao hơn và băng thông bộ nhớ lớn hơn, mọi tiến bộ của phần mềm và thuật toán đều sẽ không phát triển được như ngày hôm nay.

Chip phải khỏe cỡ nào để đáp ứng cuộc đua AI?

Con số 1 nghìn tỷ transistor trên bề mặt một con chip là con số được các chuyên gia ước tính, tức là những GPGPU xử lý đa dụng với lượng transistor bán dẫn nhiều gấp 10 lần những con chip xử lý phổ biến trong các thiết bị công nghệ hiện nay.

Lý do được phân tích khá cẩn thận.

Hiệu năng tính toán và bộ nhớ cần cho quá trình huấn luyện thuật toán AI càng lúc càng tăng trong vòng 5 năm qua, có khi tăng theo cấp số nhân. Lấy ví dụ việc huấn luyện GPT-3 cần sức mạnh xử lý 5 tỷ tỷ phép toán mỗi ngày, tức là 5000 petaflops mỗi ngày, cùng bộ nhớ 3 terabyte. GPT-4 và GPT-5 cần tài nguyên máy tính cao hơn nhiều.



Ngay từ khi vi mạch bán dẫn được phát minh, công nghệ bán dẫn đã có một mục tiêu rất rõ ràng, đó là thu nhỏ kích thước và khoảng cách giữa các transistor để tạo ra những die silicon nhỏ đúng bằng móng tay. Dần dần, kỹ thuật bán dẫn được chuyển hướng từ thu gọn kích thước chip và transistor dạng 2D sang kỹ thuật chồng những die bán dẫn dạng 3D, cùng một diện tích nhưng số lượng transistor tính toán logic và bộ nhớ tăng theo cấp số nhân.

Giới hạn đầu tiên và quan trọng nhất, là những cỗ máy quang khắc hiện tại chỉ tạo ra được những die chip monolithic với diện tích tối đa 800 mm vuông, giới hạn này gọi là reticle limit. Vậy là muốn tạo ra chip khỏe hơn, nhiều transistor hơn, hiệu năng mạnh hơn, một lựa chọn là đặt nhiều die monolithic lên tấm nền interposer với những cầu nối điện và bộ nhớ (interconnect).



Lấy ví dụ, TSMC hiện tại có công nghệ CoWoS (Chip on Wafer on Substrate), với khả năng tạo ra một chip xử lý ghép tối đa 6 die monolithic 800mm2 kể trên lại với nhau, rồi có đủ cả chỗ ráp thêm cả chục stack RAM HBM thế hệ mới nhất để phục vụ cung cấp dữ liệu cho chip xử lý logic.

Những chip RAM HBM cũng là một ví dụ của một tiến bộ khác trong ngành bán dẫn, càng lúc càng hữu ích và quan trọng đối với cuộc đua AI. Đó là khả năng tạo ra những hệ thống mạch bán dẫn tích hợp ghép những die silicon chồng lên nhau. TSMC gọi kỹ thuật này là SoIC: System on Integrated Chips. Những chip nhớ HBM bao gồm những stack chip DRAM xếp chồng lên nhau, sử dụng cầu nối interconnect gọi là TSV (through silicon vias) để gửi và nhận tín hiệu qua từng die DRAM. Giữa mỗi lớp DRAM này hiện giờ vẫn cần mối hàn để tạo ra kết nối giữa chúng.



Trong tương lai, công nghệ 3D SoIC sẽ loại bỏ mối hàn “bump” giữa các lớp chip bán dẫn, cầu nối giữa từng lớp bán dẫn sẽ có mật độ đường điện và đường dữ liệu dày đặc hơn. Những chip HBM cao cấp nhất hiện tại đang được thử nghiệm được các đơn vị gia công chồng tới 12 lớp DRAM, ghép lại với nhau nhờ lớp hàn hybrid kim loại đồng. Tổng cộng 12 lớp chip nhớ này có độ dày chỉ 12 micro mét.

Khi những chip xử lý với hàng tỷ transistor vận hành những phép tính logic, chạy những mô hình AI tham số rất lớn, cầu nối dữ liệu sẽ là yếu tố giới hạn tốc độ xử lý. Hiện giờ những cầu nối quang học cũng đã được ứng dụng để kết nối các server rack lại với nhau trong các data center. Chip xử lý cũng vậy, sẽ tới lúc cầu nối chất liệu kim loại cần phải được thay thế bởi cầu nối dữ liệu quang, làm từ chất liệu silicon quang tử, kết nối CPU và GPU lại với nhau.

Với cầu nối quang học, hàng vạn GPU trong một data center có thể vận hành như một thể thống nhất, một siêu chip khổng lồ, sử dụng chung hàng petabyte bộ nhớ.

1 nghìn tỷ transistor

Như đã đề cập, GPU ứng dụng trong ngành AI hiện giờ đã đạt tới giới hạn về kích thước die monolithic mà thiết bị gia công bán dẫn có thể sản xuất ra. Mật độ transistor trên những die silicon 800 mm2 ấy rơi vào khoảng 100 triệu. Nếu muốn tăng mật độ transistor, buộc phải ứng dụng những kỹ thuật mới nhất, từ việc kết nối nhiều die silicon lại với nhau, ứng dụng những kết nối xếp chồng chip dạng 2.5D hoặc 3D để tạo ra những chip xử lý thương mại.

Và con số 1 nghìn tỷ transistor sẽ có thể đạt được trong vòng 10 năm tới nhờ những công nghệ như vậy, từ CoWoS đến SoIC.



Để tạo ra những chip xử lý dạng chiplet dạng 3D xếp chồng, cứ mỗi lớp lại cần một cầu nối cấp điện hay kết nối dữ liệu. Hiện tại ngành bán dẫn đã có những bước tiến để liên tục hạ kích thước cầu nối chiều dọc, cùng lúc tăng mật độ kết nối. Thậm chí mảng này vẫn còn rất nhiều cơ hội để tiếp tục có những đột phá mới.

Kết hợp tất cả những kỹ thuật gia công bán dẫn mới nhất, mục tiêu không chỉ là tạo ra những con chip mạnh hơn, mà còn tiết kiệm điện năng hơn, với đơn vị gọi là EEP - energy efficient performance. Trong vòng 15 năm qua, ngành bán dẫn cứ hai năm lại cải thiện EEP lên gấp 3 lần, và đây cũng sẽ là một khía cạnh quan trọng trong quá trình nghiên cứu phát triển công nghệ bán dẫn.



Để cải thiện tỷ lệ EEP, tăng hiệu năng nhưng tiêu thụ điện thấp hơn, mọi khía cạnh của kỹ thuật gia công bán dẫn đều có đóng góp: Vật liệu gia công mới, công nghệ thiết bị gia công, công nghệ quang khắc EUV, thiết kế mạch, thiết kế kiến trúc hệ thống, và việc tối ưu tất cả những khía cạnh kể trên…

Khoảnh khắc Mead-Conway của kỷ nguyên AI

Khái niệm ấy mô tả sự kiện giáo sư Carver Mead của viện công nghệ California và Lyunn Conway của Xerox PARC phát minh ra kỹ thuật thiết kế mạch bán dẫn tích hợp nhờ sự trợ giúp của máy tính vào năm 1978. Khi ấy, những quy luật thiết kế được tạo ra để mô tả quy trình thu nhỏ kích thước chip bán dẫn, cho phép các kỹ sư dễ dàng thiết kế những mạch VLSI quy mô lớn mà không cần có kiến thức đầy đủ và chuyên sâu về công nghệ tiến trình.

Với cuộc chạy đua AI, thực sự cần một khoảnh khắc Mead-Conway như vậy. Ngày hôm nay, những nhà thiết kế chip bán dẫn cần phải hiểu rõ về thiết kế chip, thiết kế kiến trúc hệ thống, thậm chí cả tối ưu phần cứng và phần mềm. Còn các nhà sản xuất thì cần hiểu công nghệ chip, công nghệ mạch bán dẫn tích hợp 3D, và những công nghệ đóng gói die silicon cao cấp.

Giữa nhà thiết kế và nhà sản xuất, cần có một ngôn ngữ chung để mô tả những công nghệ kể trên, để những công cụ máy tính thiết kế chip bán dẫn có thể hiểu. Ngay bây giờ đã có những tiền đề cho phép tạo ra thứ ngôn ngữ chung ấy, chẳng hạn như tiêu chuẩn mã nguồn mở 3Dblox, hiện giờ đang được những tập đoàn công nghệ và những đơn vị phát triển công cụ EDA (electronic design automation) ứng dụng.

Theo WCCFTech, IEEE Spectrum